我们聊聊芯片设计、流片、验证、制造、成本的那些事；流片对于芯片设计来说就是参加一次大考。
流片的重要性就在于能够检验芯片设计是否成功，是芯片制造的关键环节，也就是将设计好的方案交给芯片制造厂生产出样品。检测设计的芯片是否达到设计要求，或者是否需要进一步优化；如果能够生产出符合要求的芯片，那么就可以大规模生产了。
上图流程的输入是芯片立项设计，输出是做好的芯片晶圆。
一、晶圆术语
1. 芯片（chip、die）、器件（device）、电路（circuit）、微芯片（microchip）或条码（bar）：所有这些名词指的是在晶圆表面占大部分面积的微芯片图形；
2. 划片线（scribe line、saw line）或街区（street、avenue）：这些区域是在晶圆上用来分隔不同芯片之间的间隔区。划片线通常是空白的，但有些公司在间隔区内放置对准标记，或测试的结构；
3. 工程实验片（engineering die）和测试芯片（test die）：这些芯片与正式芯片或电路芯片不同。它包括特殊的器件和电路模块用于晶圆生产工艺的电性测试；
4. 边缘芯片（edge die）：在晶圆边上的一些掩膜残缺不全的芯片而产生的面积损耗。由于单个芯片尺寸增大而造成的更多边缘浪费会由采用更大直径晶圆所弥补。推动半导体工业向更大直径晶圆发展的动力之一就是为了减少边缘芯片所占的面积；
5. 晶圆的晶面（wafer crystal plane）：图中的剖面标示了器件下面的晶格构造，此图中显示的器件边缘与晶格构造的方向是确定的；
6. 晶圆定位边（wafer flats）/凹槽（notche）：图示的晶圆由注定位边（major flat）和副定位边（minor flat），表示这是一个P型<100>晶向的晶圆。300mm和450mm直径的晶圆都是用凹槽作为晶格导向的标识。这些定位边和凹槽在一些晶圆生产工艺中还辅助晶圆的套准。
二、芯片的流片方式（Full Mask、MPW）
Full Mask和MPW都是集成电路的一种流片（将设计结果交出去进行生产制造）方式。Full Mask是“全掩膜”的意思，即制造流程中的全部掩膜都为某个设计服务；而MPW 全称为Multi Project Wafer，直译为多项目晶圆，即多个项目共享某个晶圆，也即同一次制造流程可以承担多个IC设计的制造任务。
1.Full Mask，“全掩膜”，即制造流程中的全部掩膜都为某个设计服务；Full Mask的芯片，一片晶圆可以产出上千片DIE；然后封装成芯片，可以支撑大批量的客户需求。
2.MPW全名叫Multi Project Wafer，和电路设计PCB的拼板打样类似，叫多项目晶圆。多项目晶圆就是将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，制造完成后，每个设计可以得到数十片芯片样品，这一数量对于原型（Prototype）设计阶段的实验、测试已经足够。这种操作方式可以让流片费下降90%-95%，也就大幅降低了芯片研发的成本。
晶圆厂每年都会有固定的几次MPW机会，叫Shuttle （班车），到点即发车，是不是非常形象不同公司拼Wafer，得有个规则，MPW按SEAT来锁定面积，一个SEAT一般是3mm*4mm的一块区域，一般晶圆厂为了保障不同芯片公司均能参与MPW，对每家公司预定的SEAT数目会限制（其实SEAT多成本就上去了，MPW意义也没有了）。MPW优势投片成本小，一般就小几十万，可以很好降低风险；需要注意的是MPW从生产角度是一次完整的生产流程，因此其还是一样耗时间，一次MPW一般需要6~9个月，会带来芯片的交付时间后延。
因为是拼Wafer，因此通过MPW拿到的芯片数目就会很有限，主要用于芯片公司内部做验证测试，也可能会提供给极少数的头部客户。从这里大家可能已经了解了，MPW是一个不完整的，不可量产的投片。
3.晶圆生产角度介绍MPW
毕竟芯片加工还是一个相对复杂的过程，我相信很多朋友看完第一和小二之前理解的晶圆结构，是下图的，一个框归属于一个芯片公司。
实则不然，这就需要和晶圆的生产流程的光刻技术相关了；现阶段的光刻技术DUV/EUV等，大多采用缩影的方式进行曝光，如下图所示：
采用1：5 放大的mask，对晶圆进行曝光，一次曝光的矩形区域通常称为一个shot，完成曝光后，光刻机自动调整晶圆位置，对下个shot进行曝光，如此循环（Step-and-Repeat），直到整个晶圆完成曝光，而这一个Shot的区域，则是大家一起分担SEAT的区域；
如下示意图中，一个Shot里面划分4个小格，每个格子给到一家厂商的设计，MPW晶圆一般20个以内用户。
三、芯片ECO流程
ECO 指的是Engineering Change Order，即工程变更指令。ECO可以发生在Tapeout之前，过程中，或者之后；Tapeout之后的ECO，改动少的可能仅需要改几层Metal layer，改动大可能需要动十几层Metal layer，甚至重新流片。ECO 的实现流程如下图所示：
如果MPW或者FullMask的芯片，验证有功能或者性能缺陷，通过ECO对电路和标准单元布局进行小范围调整，保持原设计布局布线结果基本不变的前提下做小规模优化，修复芯片的剩余违例，最终达到芯片的签核标准。不能通过后端布局布线的流程来修复违例（重新走一遍流程太费时了），而要通过ECO的流程来进行时序、DRC、 DRV以及功耗等优化。
四、流片Corner
1.Corner是芯片制造是一个物理过程，存在着工艺偏差（包括掺杂浓度、扩散深度、刻蚀程度等），导致不同批次之间，同一批次不同晶圆之间，同一晶圆不同芯片之间情况都是不相同的。
在一片wafer上，不可能每点的载流子平均漂移速度都是一样的，随着电压、温度不同，它们的特性也会不同，把他们分类就有了PVT（Process，Voltage，Temperature），而Process又分为不同的corner：TT：Typical N Typical P FF：Fast N Fast P SS：Slow N Slow P FS：Fast N Slow P SF：Slow N Fast P 第一个字母代表NMOS，第二个字母代表PMOS，都是针对不同浓度的N型和P型掺杂来说的。NMOS和PMOS在工艺上是独立做出来的，彼此之间不会影响，但是对于电路，NMOS和PMOS是同时工作的，会出现NMOS快的同时PMOS也快，或者慢，所以会出现FF、SS、FS、SF四种情况。通过Process注入的调整，模拟器件速度快慢，同时根据偏差大小设定不同等级的FF和SS。正常情况下大部分是TT，而以上5种corner在+/-3sigma可以覆盖约99.73%的范围，这种随机性的发生符合正态分布。
2.Corner wafer的意义在工程片流片的时候，FAB会pirun关键层次调整inline variation，有的还会下backup wafer以保证出货的wafer器件on target，即在TT corner附近。如果单纯是为了做一些样品出来，只进行工程片流片，那可以不验证corner，但如果为了后续量产准备，是必须要考虑corner的。由于工艺在制作过程中会有偏差，而corner是对产线正常波动的预估，FAB也会对量产芯片的corner验证有所要求。所以在设计阶段就要满足corner，在各种corner和极限温度条件下对电路进行仿真，使其在各种corner上都能正常工作，才能使最终生产出的芯片良率高。
3.Corner Split Table策略 对于产品来讲，一般corner做到spec上，正常情况下spec有6个sigma，如FF2（或2FF）表示往快的方向偏2个Sigma，SS3（或3SS）表示往慢的方向偏3个Sigma。Sigma主要表征了Vt的波动，波动大sigma就大，这里3个sigma就是在工艺器件的spec线上，可以允许超出一点点，因为线上波动不可能正正好好做到spec上。
如下是55nm Logic工艺片的例，拟定的corner split table：
①#1 & #2 两片pilot wafer，一片盲封，一片测CP；
②#3 & #4 两片hold在Contact，为后道改版预留工程wafer，可以节省ECO流片时间 ；
③#5～#12 八片hold在Poly，等pilot的结果看是否需要调整器件速度，并验证corner；
④除了留有足够的芯片用于测试验证，Metal Fix，还应根据项目需求，预留尽可能多的wafer作为量产出货。
4.确认Corner结果
首先，大部分都应该落于四个corner决定的window范围内，如果出现大的偏差，那可能是工艺shift。如果各个corner的良率都没影响符合预期，那说明工艺窗口充分。如果有个别条件良率低，那就需要调整工艺窗口。Corner wafer的目的是验证设计余量，考察良率是否有损失。大体上，超出这个corner约束性能范围内的芯片报废。
Corner验证对标的是WAT测试结果，一般由FAB主导，但是corner wafer的费用是由设计公司承担的。一般成熟稳定的工艺，同一片wafer上的芯片，同一批次的wafer甚至不同批次的wafer参数都是很接近的，偏差的范围相对不会很大。工艺角（Process Corner）PVT(Precess Voltage Temperature)工艺误差与双极晶体管不同，在不同的晶片之间以及在不同的批次之间，MOSFETs参数变化很大。
为了在一定程度上减轻电路设计任务的困难，工艺工程师们要保证器件的性能在某个范围内，大体上，他们以报废超出这个性能范围的芯片的措施来严格控制预期的参数变化。
①MOS管的快慢分别指阈值电压的高低，快速对应阈值低，慢速对应阈值高。GBW=GM/CC ，其它条件相同情况下，vth越低，gm值越高，因此GBW越大，速度越快。（具体情况具体分析）
②电阻的快慢。fast对应的是方块电阻小，slow对应的是方块电阻大。
③电容的快慢。fast对应的是电容最小，slow对应的是容值最大。
五、流片成本和晶圆价格
40nm的流片Mask成本大概在80-90万美元，晶圆成本每片在3000-4000美元左右，加上IP merge，七八百万人民币跑不掉了。
28nm工艺流片一次需要200万美元；14nm工艺流片一次需要500万美元；7nm工艺流片一次需要1500万美元；5nm工艺流片一次4725万美元；3nm工艺流片可能要上亿美元；掩膜版、晶圆这两项主要流片成本中，掩膜版最贵。
越先进的工艺节点，所需要的掩膜版层数就越多；因为每一层“掩膜板”对应涂抹一次光刻胶、曝光、显影、刻蚀等操作，涉及材料成本、仪器折旧成本，这些成本都需要fabless客户买单！
28nm大概需要40层，14nm工艺需要60张掩膜版；7nm工艺需要80张甚至上百张掩膜版；一层Mask 8万美金，因此芯片必须量产，拉低成本！
40nm MCU工艺为例：如果生产10片晶圆，每片晶圆成本（90万+ 4000*10）/10=9.4万美元；生产10000片晶圆，每片晶圆成本（90万+4000*10000）/10000=4090美元。(晶圆量越大越便宜，不同产家报价也不一样。)
晶圆代工价格来源于网络
台积电今年给的最新报价：最先进的制程3nm，每片晶圆19865美元，折合人民币大概14.2w左右。
结语
芯片从设计到成品有几个重要环节，分别是设计->流片->封装->测试，但芯片成本构成的比例确大不相同，一般为人力成本20%，流片40%，封装35%，测试5%。
芯片流片是高风险的事情，这个风险有多高，这个概率在15%-35%左右；不同的团队和芯片种类概率也不一样。有模拟芯片公司即使在团队完备、思路清晰的情况下，还是耗了8年时间，历经18次流片，才最终完成了传感器模拟计算IP验证，打造出了理想中的那颗超低功耗、超近传感芯片。
半导体芯片工艺节点演变路径分析
摘要：
晶体管的缩小过程中涉及到三个问题。第一是为什么要把晶体管的尺寸缩小，以及是按照怎样的比例缩小的，这个问题是缩小有什么好处。第二是为什么技术节点的数字不能等同于晶体管的实际尺寸。或者说，在晶体管的实际尺寸并没有按比例缩小的情况下，为什么要宣称是新一代的技术节点。这个问题就是缩小有什么技术困难。第三是晶体管具体如何缩小。也就是，技术节点的发展历程是怎样的。在每一代都有怎样的技术进步。这也是真正的问题。在这里特指晶体管的设计和材料。
1 引言
在摩尔定律的指导下，集成电路的制造工艺一直在往前演进。得意于这几年智能手机的流行，大家对节点了解甚多。例如40 nm、28 nm、20 nm、16 nm 等等，要知道的这些节点的真正含义，首先要解析一下技术节点的意思。
常听说的，诸如，台积电16 nm工艺的NvidiaGPU、英特尔14 nm 工艺的i5 CPU 等等，这个长度的含义，具体的定义需要详细的给出晶体管的结构图才行。在早期，可以姑且认为是相当于晶体管的尺寸。
为什么这个尺寸重要呢。因为晶体管的作用，是把电子从一端（S），通过一段沟道，送到另一端（D），这个过程完成了之后，信息的传递就完成了。因为电子的速度是有限的，在现代晶体管中，一般都是以饱和速度运行的，所以需要的时间基本就由这个沟道的长度来决定。越短，就越快。这个沟道的长度，和前面说的晶体管的尺寸，大体上可以认为是一致的。但是二者有区别，沟道长度是一个晶体管物理的概念，而用于技术节点的那个尺寸，是制造工艺的概念，二者相关，但是不相等。
在微米时代，一般这个技术节点的数字越小，晶体管的尺寸也越小，沟道长度也就越小。但是在22 nm 节点之后，晶体管的实际尺寸，或者说沟道的实际长度，是长于这个数字的。比方说，英特尔的14 nm 的晶体管，沟道长度其实是20 nm 左右。
根据现在的了解，晶体管的缩小过程中涉及到三个问题，分别是：
第一，为什么要把晶体管的尺寸缩小，以及是按照怎样的比例缩小的。这个问题就是在问，缩小有什么好处。
第二，为什么技术节点的数字不能等同于晶体管的实际尺寸。或者说，在晶体管的实际尺寸并没有按比例缩小的情况下，为什么要宣称是新一代的技术节点。这个问题就是在问，缩小有什么技术困难。
第三，晶体管具体如何缩小。也就是，技术节点的发展历程是怎样的。在每一代都有怎样的技术进步。这也是题主所提的真正的问题。在这里特指晶体管的设计和材料。
2 工艺节点演变路径分析
2.1 缩小晶体管的尺寸
第一个问题，因为晶体管尺寸越小，速度就越快。这个快是可以直接解释为基于晶体管的集成电路芯片的性能上去的。以微处理器CPU为例，见图1，来源是40 Years of Microprocessor Trend Data。
图1 的信息量很大，这里相关的是绿色的点，代表CPU的时钟频率，越高当然越快。可以看出直到2004年左右，CPU的时钟频率基本是指数上升的，背后的主要原因就是晶体管的尺寸缩小。
另外一个重要的原因是，尺寸缩小之后，集成度（单位面积的晶体管数量）提升，这有多个好处。一来可以增加芯片的功能，二来更重要的是，根据摩尔定律，集成度提升的直接结果是成本的下降。这也是为什么半导体行业50年来如一日地追求摩尔定律的原因，因为如果达不到这个标准，你家的产品成本就会高于能达到这个标准的对手，你家就倒闭了。
图 1 微处理器芯片的发展趋势
还有一个原因是晶体管缩小可以降低单个晶体管的功耗，因为缩小的规则要求，同时会降低整体芯片的供电电压，进而降低功耗。但是有一个重要的例外，就是从物理原理上说，单位面积的功耗并不降低。因此这成为了晶体管缩小的一个很严重的问题，因为理论上的计算是理想情况，实际上，不仅不降低，反而是随着集成度的提高而提高的。在2000年的时候，人们已经预测，根据摩尔定律的发展，如果没有什么技术进步的话，晶体管缩小到2010年时，其功耗密度可以达到火箭发动机的水平，这样的芯片当然是不可能正常工作的。即使达不到这个水平，温度太高也会影响晶体管的性能。
事实上，业界现在也没有找到真正彻底解决晶体管功耗问题的方案，实际的做法是一方面降低电压（功耗与电压的平方成正比），一方面不再追求时钟频率。因此在图1中，2005年以后，CPU频率不再增长，性能的提升主要依靠多核架构。这个被称作“功耗墙”，至今仍然存在，所以你买不到5 GHz 的处理器，4G的都几乎没有。
以上是三个缩小晶体管的主要诱因。可以看出，都是重量级的提升性能、功能、降低成本的方法，所以业界才会一直坚持到现在。那么是怎样缩小的呢。物理原理是恒定电场，因为晶体管的物理学通俗地说，是电场决定的，所以只要电场不变，晶体管的模型就不需要改变，这种方式被证明效果最佳，被称为Dennard Scaling，提出者是IBM。
电场等于电压除以尺寸。既然要缩小尺寸，就要等比降低电压。如何缩小尺寸。简单将面积缩小到原来的一半。面积等于尺寸的平方，因此尺寸就缩小大约0.7。如果看一下晶体管技术节点的数字[3]：130 nm、90 nm、65nm、45 nm、32 nm、22 nm、14 nm、10 nm、7 nm（5 nm），会发现是一个大约为0.7 为比的等比数列，就是这个原因。当然，前面说过，在现在，这只是一个命名的习惯，跟实际尺寸已经有差距了。
2.2 节点的数字不能等同于晶体管的实际尺寸
第二个问题，为什么现在的技术节点不再直接反应晶体管的尺寸呢。原因也很简单，因为无法做到这个程度的缩小了。有三个主要的原因。
首先，原子尺度的计量单位是安，为0.1 nm。10nm的沟道长度，也就只有不到100个硅原子而已。晶体管本来的物理模型这样的：用量子力学的能带论计算电子的分布，但是用经典的电流理论计算电子的输运。电子在分布确定之后，仍然被当作一个粒子来对待，而不是考虑它的量子效应。因为尺寸大，所以不需要。但是越小，就越不行了，就需要考虑各种复杂的物理效应，晶体管的电流模型也不再适用。
其次，即使用经典的模型，性能上也出了问题，这个叫做短沟道效应，其效果是损害晶体管的性能。短沟道效应其实很好理解，通俗地讲，晶体管是一个三个端口的开关。前面已经说过，其工作原理是把电子从一端（源端）弄到另一端（漏端），这是通过沟道进行的，另外还有一个端口（栅端）的作用是，决定这条沟道是打开的，还是关闭的。这些操作都是通过在端口上加上特定的电压来完成的。
晶体管性能依赖的一点是，必须要打得开，也要关得紧。短沟道器件，打得开没问题，但是关不紧，原因就是尺寸太小，内部有很多电场上的互相干扰，以前都是可以忽略不计的，现在则会导致栅端的电场不能够发挥全部的作用，因此关不紧。关不紧的后果就是有漏电流，简单地说就是不需要、浪费的电流。这部分电流可不能小看，因为此时晶体管是在休息，没有做任何事情，却在白白地耗电。目前，集成电路中的这部分漏电流导致的能耗，已经占到了总能耗的接近半数，所以也是目前晶体管设计和电路设计的一个最主要的目标。
最后，集成电路的制造工艺也越来越难做到那么小的尺寸了。决定制造工艺的最小尺寸的东西，叫做光刻机[5]。它的功能是，把预先印制好的电路设计，像洗照片一样洗到晶片表面上去，在我看来就是一种Bug级的存在，因为吞吐率非常地高。否则那么复杂的集成电路，如何才能制造出来呢。比如英特尔的奔腾4处理器，据说需要30多还是40多张不同的设计模板，先后不断地曝光，才能完成整个处理器的设计的印制。
但是光刻机，顾名思义，是用光的，当然不是可见光，但总之是光。而稍有常识就会知道，所有用光的东西，都有一个本质的问题，就是衍射。光刻机不例外。因为这个问题的制约，任何一台光刻机所能刻制的最小尺寸，基本上与它所用的光源的波长成正比。波长越小，尺寸也就越小，这个道理是很简单的。目前的主流生产工艺采用荷兰艾斯摩尔生产的步进式光刻机，所使用的光源是193 nm 的氟化氩（ArF）分子振荡器产生的，被用于最精细的尺寸的光刻步骤。
相比之下，目前的最小量产的晶体管尺寸是20nm（14 nm node），已经有了10 倍以上的差距。为何没有衍射效应呢。答案是业界十多年来在光刻技术上投入了巨资，先后开发了各种魔改级别的技术，诸如浸入式光刻（把光程放在某种液体里，因为光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通过180度反向的方式来让产生的衍射互相抵消，提高精确度）等等，就这样一直撑到了现在，支持了60 nm 以来的所有技术节点的进步。
又为何不用更小波长的光源呢。答案是，工艺上暂时做不到。高端光刻机的光源，是世界级的工业难题。以上就是目前主流的深紫外曝光技术（DUV）。业界普遍认为，7 nm 技术节点是它的极限了，甚至7 nm 都不一定能够做到量产。下一代技术仍然在开发之中，被称为极紫外（EUV），其光源降到了13 nm。但是，因为在这个波长，已经没有合适的介质可以用来折射光，构成必须的光路了，因此这个技术里面的光学设计，全部是反射，而在如此高的精度下，设计如此复杂的反射光路，本身就是难以想象的技术难题。
这还不算什么，此问题已经能被克服了。最难的还是光源，虽然可以产生所需的光线，但是强度远低于工业生产的需求，造成EUV光刻机的晶圆产量达不到要求，换言之拿来用就会赔本。一台这种机器，就是上亿美元。所以EUV还属于未来。由于以上三个原因，其实很早开始就导致晶体管的尺寸缩小进入了深水区，越来越难。到了22nm之后，芯片已经无法按比例缩小了。因此，就没有再追求一定要缩小，反而是采用了更加优化的晶体管设计，配合上CPU架构上的多核多线程等一系列技术，继续为消费者提供相当于更新换代了的产品性能。因为这个原因，技术节点的数字仍然在缩小，但是已然不再等同于晶体管的尺寸，而是代表一系列构成这个技术节点的指标的技术和工艺的总和。
2.3 晶体管缩小过程中面对的问题
第三个问题，技术节点的缩小过程中，晶体管的设计是怎样发展的。首先搞清楚，晶体管设计的思路是什么。主要的无非两点：第一提升开关响应度，第二降低漏电流。
图 2 晶体管漏电流-栅电压的关系图
为了讲清楚这个问题，最好的方法是看图2。晶体管物理特性图，基本上搞清楚一张就足够了，就是漏电流-栅电压的关系图，比如下面这种：横轴代表栅电压，纵轴代表漏电流，并且纵轴一般是对数坐标。
前面说过，栅电压控制晶体管的开关。可以看出，最好的晶体管，是那种能够在很小的栅电压变化内，一下子就从完全关闭（漏电流为0），变成完全打开（漏电流达到饱和值），也就是虚线。这个性质有多方面的好处，接下来再说。
显然这种晶体管不存在于这个星球上。原因是，在经典的晶体管物理理论下，衡量这个开关响应能力的标准，叫做Subthreshold Swing（SS），有一个极限值，约为60 mV/dec。英特尔的数据上，最新的14 nm 晶体管，这个数值大概是70 mV/dec左右。并且，降低这个值，和降低漏电流、提升工作电流（提高速度）、降低功耗等要求，是等同的，因为这个值越低，在同样的电压下，漏电流就越低。而为了达到同样的工作电流，需要的电压就越低，这样等同于降低了功耗。所以说这个值是晶体管设计里面最重要的指标，不过分。
围绕这个指标，以及背后的晶体管性能设计的几个目标，大家都做了哪些事情呢。
先看工业界，毕竟实践是检验真理的唯一标准。下面的记忆，和节点的对应不一定完全准确，但具体的描述应该没错：65 nm 引入Ge strained 的沟道。strain原理是通过在适当的地方掺杂一点点的锗到硅里面去，锗和硅的晶格常数不同，因此会导致硅的晶格形状改变，而根据能带论，这个改变可以在沟道的方向上提高电子的迁移率，而迁移率高，就会提高晶体管的工作电流。而在实际中，人们发现，这种方法对于空穴型沟道的晶体管（pmos），比对电子型沟道的晶体管（nmos），更加有效。
图 3 基本的晶体管结构
2.4 里程碑的突破，45nm引入高K值的绝缘层
（1）45nm引入了高k值绝缘层/金属栅极的配置。这个也是一个里程碑的成果，曾经有一位教授，当年是在英特尔开发了这项技术的团队的主要成员之一，因此对这一点提的特别多，耳濡目染就记住了。
这是两项技术，但其实都是为了解决同一个问题：在很小的尺寸下，如何保证栅极有效的工作。前面没有细说晶体管的结构，见图3。
图3 是一个最基本的晶体管的结构示意图，现在的晶体管早就不长这样了，但是任何半导体物理都是从这儿开始讲起的，所以这是“标配版”的晶体管，又被称为体硅（bulk）晶体管。gate就是栅。其中有一个oxide，绝缘层，前面没有提到，但是却是晶体管所有的构件中，最关键的一个。它的作用是隔绝栅极和沟道。因为栅极开关沟道，是通过电场进行的，电场的产生又是通过在栅极上加一定的电压来实现的，但是欧姆定律告诉我们，有电压就有电流。如果有电流从栅极流进了沟道，那么还谈什么开关，早就漏了。
所以，需要绝缘层。为什么o x i d e （o rdielectric）而不是insulator。因为最早的绝缘层就是和硅非常自然地共处的二氧化硅，其相对介电常数（衡量绝缘性的，越高，对晶体管性能来说越好）约是3.9。一个好的绝缘层是晶体管的生命线。但是要说明，硅天然就具有这么一个性能超级好的绝缘层，对于半导体工业来说，是一件有历史意义的幸运的事情。有人曾经感慨，上帝都在帮助人类发明集成电路，首先给了那么多的沙子（硅晶圆的原料），又给了一个完美的自然绝缘层。所以至今，硅极其难被取代。一个重要原因就是，作为制造晶体管的材料，其综合性能太完美了。
二氧化硅虽好，在尺寸缩小到一定限度时，也出现了问题。缩小尺寸的过程中，电场强度是保持不变的，在这样的情况下，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流。可以想象为穿过一堵比自己高的墙。这个电流的大小和绝缘层的厚度，以及绝缘层的“势垒高度”成负相关。因此厚度越小，势垒越低，这个漏电流越大，对晶体管越不利。
但是在另一方面，晶体管的开关性能、工作电流等等，都需要拥有一个很大的绝缘层电容。实际上，如果这个电容无限大的话，会达到理想化的60mV/dec的SS极限指标。这里说的电容都是指单位面积的电容。这个电容等于介电常数除以绝缘层的厚度。显然，厚度越小，介电常数越大，对晶体管越有利。
可以看出，已经出现了一对设计目标上的矛盾，那就是绝缘层的厚度要不要继续缩小。实际上在这个节点之前，二氧化硅已经缩小到了不到2 nm的厚度，也就是十几个原子层的厚度，漏电流的问题已经取代了性能的问题，成为头号大敌。于是聪明绝顶的人类，开始想办法。人类很贪心的，既不愿意放弃大电容的性能增强，又不愿意冒漏电的风险。于是人类说，如果有一种材料，介电常数很高，同时能带势垒也很高，那么是不是就可以在厚度不缩小的情况下（保护漏电流），继续提升电容（提高开关性能）。
于是大家就开始找，找了许多种奇奇怪怪的材料，终于最后经过验证，确定使用一种名为HfO2的材料。这个元素我以前听都没有听过。这个就叫做high-k，这里的k是相对介电常数（相对于二氧化硅的而言）。当然，这个工艺的复杂程度，远远超过这里描述的这么简单。具备high-k性质的材料很多，但是最终被采用的材料，一定要具备许多优秀的电学性质。
因为二氧化硅真的是一项非常完美的晶体管绝缘层材料，而且制造工艺流程和集成电路的其它制造步骤可以方便地整合，所以找到这样一项各方面都符合半导体工艺制造的要求的高性能绝缘层材料，是一件了不起的工程成就。
图 4 三栅极晶体管结构
至于金属栅，是与high-k 配套的一项技术。在晶体管的最早期，栅极是用铝制作，后来经过发展，改用重掺杂多晶硅制作，因为工艺简单，性能好。到了high-k这里，大家发现，high-k材料有两个副作用，一是会莫名其妙地降低工作电流，二是会改变晶体管的阈值电压。阈值电压就是把晶体管的沟道打开所需要的最小电压值，这个值是非常重要的晶体管参数。
这个原理不细说了，主要原因是，high-k 材料会降低沟内的道载流子迁移率，并且影响在界面上的费米能级的位置。载流子迁移率越低，工作电流就越低，而所谓的费米能级，是从能带论的图像上来解释半导体电子分布的一种分析方法，简单地说，它的位置会影响晶体管的阈值电压。这两个问题的产生，都和high-k材料内部的偶极子分布有关。偶极子是一端正电荷一端负电荷的一对电荷系统，可以随着外加电场的方向而改变自己的分布，high-k材料的介电常数之所以高的原因，就跟内部的偶极子有很大关系。所以这是一把双刃剑。
于是人类又想，就想到了用金属做栅极，因为金属有一个效应叫做镜像电荷，可以中和掉high-k材料的绝缘层里的偶极子对沟道和费米能级的影响。这样一来就两全其美。至于这种或这几种金属究竟是什么，除了掌握技术的那几家企业之外，外界没有人知道，是商业机密。于是摩尔定律再次胜利。
（2 ）3 2 n m 第二代的high-k绝缘层/金属栅工艺。因为45 nm 英特尔取得了巨大的成功（在很多晶体管、微处理器的发展图上，45 nm 这一代的晶体管，会在功耗、性能等方面突然出现一个较大的进步标志），32 nm 时候继续在基础上改换更好的材料，继续了缩小尺寸的老路。当然，前代的Ge strain 工艺也是继续使用的。
（3）22 nm FinFET（英特尔成为Tri-gate）三栅极晶体管。
这一代的晶体管，在架构上进行了一次变革。变革的最早设计可以追溯到伯克利的胡正明教授2000年左右提出的三栅极和环栅晶体管物理模型，后来被英特尔变为了现实。
图4 是FinFET一般模型。它的实质上是增加了一个栅极。直观地说，如果看回前面的那张“标配版”的晶体管结构图的话，在尺寸很短的晶体管里面，因为短沟道效应，漏电流是比较严重的。而大部分的漏电流，是通过沟道下方的那片区域流通的。沟道在图上并没有标出来，是位于氧化绝缘层以下、硅晶圆表面的非常非常薄（1～2 nm）的一个窄窄的薄层。沟道下方的区域被称为耗尽层，就是大部分的浅色区域。
图 5 SOI（绝缘层上硅）晶体管结构
图 6 FinFET晶体管结构
2.5 聪明的IBM，天才的英特尔。
于是有人就开始想啊，既然电子是在沟道中运动，那么我为何非要在沟道下面留有这么一大片耗尽层呢。当然这是有原因的，因为物理模型需要这片区域来平衡电荷。但是在短沟道器件里面，没有必要非要把耗尽层和沟道放在一起，等着漏电流白白地流过去。于是有人（IBM）开了一个脑洞：把这部分硅直接拿掉，换成绝缘层，绝缘层下面才是剩下的硅，这样沟道就和耗尽层分开了，因为电子来源于两极，但是两极和耗尽层之间，被绝缘层隔开了，这样除了沟道之外，就不会漏电了。比如图5这样。这个叫做SOI（绝缘层上硅）[10]，虽然没有成为主流，但是因为有其优势，所以现在还有制造厂在搞。
有人（英特尔）又想了，既然都是拿掉耗尽层的硅，插入一层氧化层，那么为什么非要放上一堆没用的硅在下面，直接在氧化层底下，再弄一个栅极，两边夹着沟道，岂不是更好。看看IBM，是否有雄心。但是英特尔还觉得不够，又想，既然如此，有什么必要非得把氧化层埋在硅里面。把硅弄出来，周围像三明治一样地被包裹上绝缘层，外面再放上栅极，岂不是更加优化。于是就有了FinFET，图6这种。FinFET胜出在于，不仅大大降低了漏电流，而且因为有多一个栅极，这两个栅极一般都是连在一起的，因此等于大大地增加了前面说过的那个绝缘层电容，也就是大大地提升了晶体管的开关性能。所以又是一次革命式的进步。
图 7 14 nmFinFET结构
这个设计其实不难想到，难的是，能够做到。为什么呢。因为竖起来的那一部分硅，也就是用作沟道的硅，太薄了，只有不到10 nm，不仅远小于晶体管的最小尺寸，也远小于最精密的光刻机所能刻制的最小尺寸。于是如何把这个Fin 给弄出来，还得弄好，成了真正的难题。
英特尔的做法是很聪明的，解释起来需要很多张工艺流程图。但是基本原理是，这部分硅不是光刻出来的，而是长出来的。它先用普通精度的光刻刻出一堆架子，然后再沉淀一层硅，在架子的边缘就会长出一层很薄的硅，然后再用选择性的刻蚀把多余的材料弄走，剩下的就是这些立着的、超薄的硅Fin了。当时说出这套方法的时候，彻底绝了。14 nm 继续FinFET。接着是英特尔的14 nm 晶体管的SEM横截面图，大家感受一下，Fin的宽度只有平均9 nm。当然了，在所有的后代的技术节点中，前代的技术也是继续整合采用的。所以现在，在业界和研究中，一般听到的晶体管，都被称作high-k / metalgate Ge-strained 14 nm FinFET（图7），整合了多年的技术精华。
2.6 为摩尔定律的延续而奋斗
而在学术界，近些年陆续搞出了各种异想天开的新设计，比如隧穿晶体管、负电容效应晶体管、碳纳米管等等。所有这些设计，基本是四个方向，材料、机理、工艺、结构。而所有的设计方案，其实可以用一条简单的思路概括，就是前面提到的那个SS值的决定公式，里面有两项相乘组成：
（For this expression. The first term could be seen as electrostatics, the second term could be seen
as transport. This is not a very physically strict way todescribe, but it provides a convenient picture of variousways to improve transistor properties.）
因此，改进要么是改善晶体管的静电物理（electrostatics），这是其中一项，要么改善沟道的输运性质（transport），这是另一项。而晶体管设计里面，除了考虑开关性能之外，还需要考虑另一个性能，就是饱和电流问题。很多人对这个问题有误解，以为饱不饱和不重要，其实电流能饱和才是晶体管能够有效工作的根本原因，因为不饱和的话，晶体管就不能保持信号的传递，因此无法携带负载，换言之只中看，不中用，放到电路里面去，根本不能正常工作的。
举个例子，有段时间石墨烯晶体管很火，石墨烯作沟道的思路是第二项，就是输运，因为石墨烯的电子迁移率远远地完爆硅。但直到目前，石墨烯晶体管还没有太多的进展，因为石墨烯有个硬伤，就是不能饱和电流。但是，去年貌似听说有人能做到调控石墨烯的能带间隙打开到关闭，石墨烯不再仅仅是零带隙，想来这或许会在晶体管材料方面产生积极的影响。
在2016 年的IEDM会议上，台积电已经领先英特尔，发布了7 nm 技术节点的晶体管样品，而英特尔已经推迟了10 nm 的发布。当然，两者的技术节点的标准不一样，台积电的7 nm 其实相当于英特尔的10 nm，但是台积电率先拿出了成品。三星貌似也在会上发表了自己的7 nm 产品。可以看出，摩尔定律确实放缓了。22 nm 是在2010 年左右出来的，到了2017年现在，技术节点并没有进步到10 nm 以下。
而且2016 年，ITRS已经宣布不再制定新的技术路线图，换言之，权威的国际半导体机构已经不认为，摩尔定律的缩小可以继续下去了。这就是技术节点的主要现状。
3 结语
技术节点不能进步，是不是一定就是坏事。其实不一定。28 nm 这个节点，其实不属于前面提到的标准的dennard scaling 的一部分，但是这个技术节点，直到现在，仍然在半导体制造业界占据了很大的一块市场份额。台积电、中芯国际等这样的大代工厂，都是在28 nm 上玩得很转的。为何，因为这个节点被证明是一个在成本、性能、需求等多方面达到了比较优化的组合的一个节点，很多芯片产品，并不需要使用过于昂贵的FinFET技术，28 nm能够满足自己的需求。
但是有一些产品，比如主流的CPU、GPU、FPGA、memory等，其性能的提升有相当一部分是来自于芯片制造工艺的进步。所以再往后如何继续提升这些产品的性能，是很多人心中的问号，也是新的机会。
